ich habe noch ein wenig weiter gegraben, quasi ein wenig Grundlagenforschung betrieben, ich kanns nicht leiden wenn ich etwas vor mir habe (das nicht von mir ist), dass ich nicht verstehe
Nun habe ich diese Schaltung (1.3B Controller) schon ganze 3 mal geroutet und aufgebaut und wenn man nicht immer dran bleibt vergisst man schnell wieder wie die einzelnen Bausteine nun genau zusammen arbeiten. Da sich Max vor allem am zu frühen Ausschalten der Brücke störte, wollte ich mir das noch einmal genau ansehn, da ich am synchronen Ausschalten ja normal nichts geändert habe und diese Funktion mehr oder weniger der Hauptbestandteil des Treibers war/ist ! Deswegen hier ersteinmal der Link zu Mr. von und zu Ward ^^ https://www.stevehv.4hv.org/drsstc_design.htm
Nun gut, die RC Glieder bei den FlipFlops hatte ich ja bereits im Verdacht. Es heißt dort:
There are some tricks used to make the JK flip flop (U2) to operate properly in the circuit. As shown when the interrupter goes HI, CLR\ is LOW. This puts Q\ in a HI state. Now, we see that there is a inverter (part of U1) that feeds from the interrupter signal, with its output feeding into an RC circuit and then another inverter. What this does is delay the HI input to the PRE on the flip flop. Note that before the PRE is HI, the output from the flip flop is whatever present on CLR\. If we did not delay the input to PRE, then our interrupter pulse would never be passed along to the gate driver ENABLE (pin 3 on the UCC3732X). Also note that the flip flop only does its synchronized shut down when PRE is high. So this leads to choosing what value we want to use for the RC (R9 and C14). I typically size it so that t=RC=1.5P, where P is the period (in seconds) for 1 RF cycle at the intended operating frequency. Example, the DRSSTC-1 operates near 60khz, so 1 cycle is 16.67uS, so I would want an RC of about 25uS (whereas I use 22uS). The important thing is that PRE does not go LOW before the flip flop does its synchronization. You must allow for at least 1 full cycle of operation after the interrupter has gone LOW for the flip flop to act. To be on the safe side, you could size the RC to be 3*P.
Ich behaupte gerade die letzten 2 Sätze sind die wichtigsten ! Wenn der Interrupter geschaltet hat und das Feedbacksignal noch nicht 0 war, das FF dies auch noch nicht geschalten hat, schaltets einfach vorher aus seh ich doch richtig oder?
Das hieße ja nu auf meinen Aufbau bezogen: Wenn bei dem RC-Glied fürs synchr. OFF eine falsche Zeitkonstante gewählt wurde, kommt das Feedbacksignal nicht mehr zu seiner 0 und das FF schaltet einfach vorher aus, das würde doch def. das verfrühte Abschalten erklären oder ???
Und auch das komische eigenständige Einschalten könnte so wie ich das sehe an genau diesem RC Zeug liegen. Thunderbolt schrieb ja damals, das es mehr oder weniger für den Ini. Ping gedacht ist, sollte kein Feedbacksignal mehr anstehn. D.h. also wenn auch diese Wartezeit zu kurz ausfällt, hätte auch das weiter hin vorhandene Feedbacksignal keien Chance zum "Zug" zu kommen und würde eben schlichtweg ignoriert
Ich möchte nicht ausschließen das ich da irgend etwas verbockt habe bzw. damals einfach mit den falschen Werten gerechnet oder was auch hin und wieder passiert, ich mich schlicht verrechnet habe
Das ganze werde ich noch prüfen müssen. Berechne ich einmal die Zeiten die die aktuell eingelöteten Bauteile ergeben und dann werd ich - so wie Ward schreibt- einfach mal das 3 oder 4 fache einsetzen und schauen wie sich das auswirkt ! Wäre ja gelacht wenns nur da ran liegt ^^.
EDIT: hier ein Vid vom Oszi IHII.mp4
lg, race
Habe mir den Plan nun noch einmal angeschaut und einige komische Dinge festgestellt: Das D-FF besitzt ja die "Steuereingänge" Preset zum setzen und Clear zum Löschen der Ausgänge. Beide sind "low active" sprich schalten wenn sie auf 0 gesetzt werden.
Das einzige was das Monster wohl ausbremsen wird, dürfte der Netzanschluss sein 
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